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「香港飛龍」標誌

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如果您希望可以時常見面，歡迎標星收藏哦~來源：內容來自 semiengineering。UCIe 是先進封裝中芯片間互連的標準，其 2.0 版本引發了人們對其過於“重量級”的擔憂。但事實上，許多新功能都是可選的，這一點似乎在公衆討論中被忽視了。事實上，對於那些不針對未來芯片市場的設計來說，支持該市場可能出現的新功能並不是必需的。“UCIe 既是福音，也是禍根，” Cadence高級產品營銷事業部總監 Mick Posner 表示。“該規範定義了許多變體，您可以根據自己的具體需求進行定製。它適用於從汽車到高性能計算、從人工智能到軍事/航空航天等各個領域，因爲它擁有如此多的風格。但對於 IP 提供商來說，這同樣是一箇禍根。您如何支持所有這些風格？”兩種標準——束線(BoW) 和UCIe——與專有設計競爭。如今，後者佔據主導地位，因爲幾乎所有正在進行的項目都是內部項目，所有芯片集均由內部創建和應用。因此，與外部芯片集的互操作性並非問題。被視爲促進廣泛芯片互操作性所必需的功能對於專用設計來說用處不大，並且業界已表示不願意將這些功能融入到不需要它們的設計中。然而，UCIe 2.0 中一箇關鍵的信息尚未引起人們的關注：“一組 UCIe 功能是可選的，” UCIe 聯盟營銷工作組主席 Brian Rea 表示。“您無需爲不需要的功能使用芯片。UCIe 與 PCIe、CXL 和 NVMe 等其他行業標準類似，具有靈活性。”未來市場的前景如今，商用先進封裝產品均來自資金雄厚的公司，並擁有自主研發所有組件（可能不包括高帶寬內存(HBM)）的資源。此類項目通常起源於解構的 SoC，其中計算核心等模塊可以獨立成爲芯片，以擴展計算能力或降低成本。其他模塊（例如緩存或 I/O）則可以獨立成芯片。當單片版本超出光罩限制或需要極其昂貴的先進工藝節點時，這些項目尤其有益。作爲此類 SoC 的原始設計者，每個獨立的 SoC 芯片都源自該公司。除了 HBM（高密度模塊）之外，市面上沒有廣泛使用的芯片，HBM 是芯片堆疊而非單個芯片。這使得設計公司能夠完全控制芯片間的交互方式。長遠來看，我們的願景是建立一箇類似於我們目前軟設計IP的通用市場。“我們接觸的大多數客戶都表示，他們希望成爲一箇生態系統的一部分，”Eliyan聯合創始人兼首席戰略官Patrick Soheili表示。但人們購買的不是RTL，而是硬硅。然而，它與 IP 有一箇很大的區別。“RTL IP 模塊不能簡單地插在一起，”UCIe 聯盟可管理性和安全性工作組聯合主席 Peter Onufryk 指出。“你需要添加很多膠水。而有了 chiplet，你就不用再添加膠水了。它們只需要插在一起就行了。”但如果一家公司無法掌控所有芯片，那麼就必須就一系列參數達成廣泛共識，以確保架構師能夠從不同公司採購芯片，並實現即插即用。“當芯片設計的各個方面都有標準，並且技術融合到位時，能夠混合搭配來自世界各地的芯片的願景將成爲現實，”波斯納說道。儘管這樣的市場尚未形成，但 UCIe 聯盟表示，他們正在推出必要的功能，以引導那些開拓市場的企業。“這些功能着眼於開放式 Chiplet 生態系統和向後兼容性的未來發展，”新思科技產品管理執行總監 Manmeet Walia 表示。“讓它們成爲可選項，是大多數客戶所希望的。”如今大多數系統實現不太可能包含這些額外功能。“90% 的人不關心這些，因爲它們是專屬系統，”瓦利亞說道。“大約 10% 的人關心這些，只是爲了未來安全。”管理是可選的，可以全部或部分實現 UCIe 2.0 帶來的大部分是管理功能，以確保啓動和可組合性。這些功能通常影響通信堆棧的更高層，而不是 PHY。Onufryk 說：“你可以將 UCIe 可管理性視爲芯片組之間的 AXI 流傳輸。你可以讀取和寫入芯片組上的寄存器。它有一箇功能結構。所有這些都是可選的。功能結構位於芯片組內定義的地址。它描述了 UCIe 定義的供應商 ID 和設備 ID，就像在 PCIe 中一樣。”因此，啓動會讀取一些寄存器來完成設置。這樣做的目的是，雖然此類寄存器讀取涉及延遲，但延遲很小。管理命令可以通過兩個接口之一發出。“UCIe 有一箇主頻接口，它是主要的數據路徑，”Onufryk 說道。“我們每個模塊還配備了一條邊帶線，用於鏈路訓練。管理命令可以在邊帶或主頻上運行。”一旦實施，這些管理功能將提供一系列功能，每個功能都是可選的。它們包括：發現封裝內的芯片及其配置；芯片配置和寄存器值的初始化；固件下載；電源和熱管理；錯誤報告；性能監控和遙測；檢索日誌和崩潰轉儲信息；自檢、製造和裝配測試以及調試；添加管理網絡（邊帶；可以使用主頻帶代替），以及輔助信號規格，例如時鐘、復位等。從高層次來看，這些功能都提供了明顯的實用性。但它們遠遠超出了兩個芯片之間最小連接所需的範圍。多種其他選項其中許多功能需要在處理器上運行的管理軟件。但最低限度的必需功能旨在實現盲芯片啓動。其理念是，芯片之間的連接必須能夠正常工作，而無需處理器先啓動。該規範包含一些強制性元素，例如通道反轉，必須在沒有外部控制的情況下處理。“就像在 PCIe 中一樣，我們可以翻轉通道的順序，”Onufryk 說。“如果你在東邊或西邊連接一箇芯片組，然後又想在北邊或南邊連接它，你就必須翻轉通道的順序。所以你需要一箇多路複用器來翻轉通道。”但即使是這種“強制”功能，在定製實現中也是可有可無的。“如果你知道你總是在一側連接，就不需要翻轉通道，”他指出。“你可以去掉那個多路複用器。它不會消耗任何可測量的功率，但這是一箇人們稱之爲‘重量級’的問題。”重要的是，需要電路的功能，無論是強制的還是可選的，都指定了行爲，而不是設計細節。“他們不會告訴你如何設計電路，”Eliyan 戰略營銷副總裁 Kevin Donnelly 說。“事實上，他們特意避免了這一點。”值得注意的是，之前的版本也提供了選項。“即使是 UCIe 1.1 也提供了選項，如果你想要實現非原始的 die-to-die 模式的 UCIe–UCIe 連接，那麼它就具有靈活性，”西門子 EDA 中央工程解決方案總監 Pratyush Kamal表示。Posner 表示：“有有機基板版本，也有適用於 CoWoS 或 EMIB 的高級封裝版本。高級封裝的標準定義是 64 個發送通道和 64 個接收通道。但如果不需要那麼多帶寬，可以將其減半。”發現技術成爲典型代表似乎最受關注的功能之一就是發現技術。該術語以及它在 PCIe 等標準中的遺留問題，引發了人們對如何解讀“發現”一詞的更高關注度，許多人的解讀與其本意不同。發現是許多網絡的重要特性，尤其是那些具有動態配置選項的網絡。如果一箇網絡可以在添加或缺失任意數量的卡或節點的情況下啓動，那麼每次啓動都必須考慮所有存在的因素。這可以稱爲動態發現，以強調元素可以在網絡中進出。當然，對於先進的封裝來說，這幾乎沒有實際意義。雖然確實存在某種可能性，比如有人會拆開先進的封裝，更換芯片，然後重新組裝，使其仍然能夠正常工作，但實際發生這種情況的可能性幾乎爲零。相反，確認封裝內容（本質上是清點庫存）並協商 Chiplet 通信所需的任何底層功能可能會有所幫助。我們可以將其視爲靜態發現或枚舉。區別很重要。動態發現需要更多的通信，因爲它從零開始。使用 chiplet，您知道自己期望什麼，因此快速讀取寄存器即可確認。這就是 UCIe 2.0 發現功能的精髓。“我們相信，在這個開放的 Chiplet 生態系統中，SoC 固件將成爲支柱，”Onufryk 說道。“硬件是最簡單的部分。因此，我們希望不僅能夠將這些 Chiplet 連接在一起，還能將固件與 Chiplet 一起交付。動態發現的意義在於允許固件的重複使用。”一些更接近標準的人想知道，爲什麼簡單的寄存器讀取會被認爲是繁重的。“發現的成本是隻讀寄存器，”Onufryk 說。“它實際上比 PCIe 枚舉更簡單，但原理非常相似。”功能捆綁一些人認爲，各種功能有可能自然地整合到面向應用的捆綁包中。這些功能甚至可能得到 UCIe 聯盟的認可。Kamal 指出：“也許有一天，chiplet 會獲得不同級別的 UCIe 兼容性認證。”Synopsys 提供三種不同級別的 UCIe 接口 IP，分別爲“合規”（Compliant）、“兼容”（Compatible）和“定製”（Custom）。“合規”（Compliant）版本完全符合 UCIe 規範，”Walia 解釋道。“然後是“兼容”（Compatible），它可以與另一端通信，但可能不符合規範限制。第三個是“定製”（Custom），我們對其進行了精簡，以降低功耗、改進指標並使其輕量化。”這可能會影響一些人對標準實用性的看法，因爲標準選項太多。“如果選項的層級清晰，比如‘你支持一級、二級還是三級？’，那麼標準就比較容易管理，” Ansys產品營銷總監 Marc Swinnen 表示。“但如果標準雜亂無章，每個人都自成一派，支持各種標準，那就不能稱之爲標準。”但即使是最接近標準的公司也可能有所調整。“在英特爾內部，我們使用UCIe，但由於我們處理的數據量巨大，我們會根據具體用例修改數據鏈路層，”Onufryk說道。“市場將決定哪些功能有用，哪些沒用。有用的功能會不斷髮展，而沒用的則會自然消亡。”與 BoW 競爭在 BoW 和 UCIe 之間不斷髮展的競爭中，兩者都通過定製專有實現進行競爭，並且這些定製版本可能會在一定程度上保留下來。目前，BoW 與 UCIe 的競爭尚無定論。BoW 通常被認爲更輕量，而 UCIe 的新功能可能進一步強化了這一印象。考慮到可選功能，問題變成了：“在最小可行配置下，哪個更輕量？”這裏沒有明確的答案。有些元素仍然支持BoW，但選擇使用哪些元素需要的不僅僅是簡單的“重量”評分。兩個功能示例是收發器的使用和信號佈局。BoW 允許使用收發器。“在通道的兩側各有一箇發射器和接收器，”Eliyan 的 Soheili 解釋道。“你可以在同一條線路上發送或接收數據。” 使用標準技術，這必須是半雙工通信。全雙工則需要兩條線路，每個方向各一條。Eliyan 的信令技術允許在單條線路上進行全雙工通信，但它比較新，尚未得到廣泛應用。這種選擇提供了靈活性，可以選擇一條通道由一條線路或兩條線路組成。UCIe 不允許使用收發器，所有通道都有兩條線路。這意味着，對於可能允許使用收發器的應用，BoW 所需的線路數量將減少一半。作爲該標準的一箇獨立方面，UCIe 包含了凸塊細節。“UCIe 指定了凸塊的位置、接地和電源的數量、它們的物理方向以及如何放置所有部件，”Donnelly 指出。“並非所有人都希望受到這種程度的限制。” 其目的是指定 PHY 佔用空間（UCIe 聯盟稱之爲“外形尺寸”），以幫助評估實施合規性。BoW 沒有這樣的要求，允許任何凸塊圖案或封裝尺寸和形狀。“深度和寬度都可以隨心所欲，”Donnelly 說道。“但使用 BoW 實現不同間距和不同 PHY 尺寸的芯片互連，可能比嚴格遵循規範的 UCIe 更困難。” 一些設計師認爲，這種外形尺寸靈活性讓 BoW 變得更“輕”，至少就這一點而言。Donnelly 表示：“我認爲 BoW 更像是一種架構規範，因爲它提供了類似 Arm AMBA 總線的指導方針。但它的配置方法有很多種。爲了確保兩端兼容，你必須清楚自己選擇了哪些配置選項。”一場相當文明的競爭UCIe 和 BoW 之間的差異並非微不足道，甚至它們的理念也截然不同。但兩者都有豐富的案例，因此雙方都有擁護者。宣傳“重度功能是可選的”這一理念應該有助於 UCIe 實現更輕量級的設計。然而，儘管競爭如此激烈，許多 IP 提供商和其他參與 die-to-die 互連的廠商都對這兩種標準持積極態度，不願被視爲貶低其中任何一種。雙方公開的互相攻擊很少。因此，這與其說是一場全面戰爭，不如說是讓雙方各展所長，看看結果如何。與此同時，專有的專屬設計仍將保留。Soheili 指出：“我們認爲封閉式架構將繼續實現其自身的高效 PHY，因爲 2nm 或 3nm 硅片非常非常昂貴。”部分原因可能僅僅是標準的本質。“專有解決方案可以針對特定設計進行高度優化，在面積和功耗方面均能提供卓越的效率，”弗勞恩霍夫IIS自適應系統工程部高效電子部門負責人、先進系統集成組組長Andy Heinig表示。“此外，標準化流程通常發展較慢，因爲更新需要多箇利益相關者達成共識。與專有實現可能實現的更快迭代相比，這可能會延遲新功能的採用。”另一些人認爲，實施行業標準的芯片間接口有很多好處。“如果要將芯片作爲產品出售，這些特性至關重要，” Arm架構產品管理總監 Mark Knight 表示。“但是，如果一家半導體公司使用芯片作爲製造技術來混合工藝節點或將更多晶體管封裝在一箇封裝中，而又不想出售芯片，那麼他們可能會選擇在這些芯片之間使用定製接口。”Soheili 指出，對於急於加入標準潮流的公司來說，有一箇明顯的例外。“NVIDIA 可以繼續利用其封裝內的 NVLink，”他說。“它的設計正是爲滿足 NVIDIA 對自家 chiplet 的需求而設計的。”與此同時，其他所有人都將密切關注這兩種標準，或許會挑選一些功能，並等待所有這一切能夠帶來回報的市場的出現。https://semiengineering.com/die-to-die-interconnect-standards-in-flux/半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4038期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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