DRAM，如何微縮？ - asiasworldcity.hk

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如果您希望可以時常見面，歡迎標星收藏哦~幾十年來，計算架構一直依賴動態隨機存取存儲器 (DRAM)作爲主存儲器，爲處理單元檢索數據和程序代碼提供臨時存儲空間。DRAM 技術憑藉其高速運行、高集成度、高性價比和卓越可靠性，在許多電子設備中得到了廣泛應用。DRAM 位單元（即存儲一位信息的元件）具有非常基本的結構。它由一箇電容器 (1C) 和一箇集成在電容器附近的晶體管 (1T) 組成。電容器的作用是存儲電荷，而晶體管則用於訪問電容器，以便讀取存儲的電荷量或存儲新的電荷。1T-1C 位單元排列成包含字線和位線的陣列，字線連接到晶體管的柵極，柵極控制對電容器的訪問。通過位線感測電容器上存儲的電荷，可以讀取存儲器狀態。多年來，存儲器社區通過持續的位單元密度擴展，推出了後續幾代DRAM 技術。當前的 DRAM 芯片屬於“10nm 級”（表示爲 D1x、D1y、D1z、D1α……），其中存儲器單元陣列中活動區域的半間距範圍從 19nm 到 10nm。人工智能驅動下對性能更佳、容量更大的 DRAM 的需求，正推動研發進入 10nm 以後的時代。這需要電容器、存取晶體管和位單元架構的創新。此類創新的例子包括高縱橫比柱狀電容器、從馬鞍形（基於 FinFET）存取晶體管到垂直柵極架構的轉變，以及從 6F2到4F2單元設計的過渡（F 是給定技術節點的最小特徵尺寸）。平面1T-1C DRAM芯片內部細節：外圍電路爲了實現 DRAM 芯片的全部功能，除了存取晶體管之外，還需要幾個其他晶體管。這些額外的晶體管發揮着諸如地址譯碼器、感測放大器或輸出緩衝器等功能。它們被稱爲DRAM 外圍晶體管，傳統上製造在 DRAM 存儲器陣列區域的旁邊。圖 1 – DRAM 芯片內部：基於 1T-1C 的 DRAM 存儲器陣列和 DRAM 外圍區域。DRAM 外圍晶體管可分爲三大類。第一類是常規邏輯晶體管：反覆開啓和關閉的數字開關。第二類是感測放大器- 模擬類型的晶體管，可感測兩個位單元之間的電荷差異。微小的正變化被放大爲高電壓（代表邏輯 1），微小的負變化被放大爲零電壓（代表邏輯 0）。然後，這些邏輯值存儲在稱爲行緩衝器的鎖存器結構中。感測放大器通常位於靠近存儲器陣列的位置，佔用 DRAM 芯片的很大一部分區域。第三類是行解碼器：將相對較高的偏壓（通常約爲 3V）傳遞給存儲器元件以支持寫入操作的晶體管。爲了跟上存儲器陣列節點間改進的步伐， DRAM 外圍設備也在面積縮減和性能提升方面不斷演進。從長遠來看，我們或許可以設想出更具顛覆性的解決方案，打破傳統的“2D”DRAM 芯片架構。一種方案是將 DRAM 外圍設備製造在單獨的晶圓上，然後將其與包含存儲器陣列的晶圓鍵合，這借鑑了 3D NAND 中引入的方法。面向外圍晶體管優化的單一、經濟高效且熱穩定的技術平臺三組外圍晶體管各有其自身的要求。常規邏輯晶體管必須具有良好的短溝道控制、高導通電流(Ion )和低關斷電流(Ioff )。由於這些特性，它們與典型片上系統 (SoC) 中的邏輯晶體管最爲相似。它們還需要允許多箇閾值電壓(Vth )以滿足不同的設計要求。其他兩類晶體管的特性差異較大，在典型的邏輯 SoC 中並不存在。模擬感測放大器需要良好的放大性能，這得益於低閾值電壓(Vth )。此外，由於信號被放大，兩個相鄰感測放大器之間的失配必須儘可能低。因此，理想的感測放大器是一種具有良好模擬功能的可重複性晶體管。最後，行譯碼器是一種數字晶體管，與高級邏輯節點相比，它需要非常厚的柵極氧化層來承受更高的偏壓。這使得晶體管本質上更可靠，但代價是運行速度較慢。圖2：製造用於DRAM外設應用的晶體管所需的主要步驟。需要特定開發的關鍵模塊已用下劃線標出除了這些特定要求外，所有外圍晶體管都面臨諸多限制。其中一箇關鍵問題是熱穩定性。在當前的 DRAM 工藝流程中，DRAM 存儲器陣列位於外圍，外圍晶體管在 DRAM 存儲器元件之前製造。因此，外圍晶體管在存儲電容器、存取晶體管和存儲器後端生產線的製造過程中需要經過多次熱處理。因此，外圍晶體管必須能夠承受長達數小時高達 550°C-600°C 的“DRAM 存儲器退火”溫度。其次，必須保持 DRAM 芯片的成本效益，從而推動集成選擇朝着比邏輯流程通常使用的更簡單的工藝解決方案的方向發展。爲了降低成本，存儲器行業也傾向於爲各種外圍晶體管採用單一技術平臺，儘管它們的需求各不相同。此外，對低漏電和低功耗的要求也更爲嚴格，這有利於多種 DRAM 用例，尤其是移動用例。所有這些規範的組合使得直接複製標準邏輯工藝流程變得不可能。它需要優化特定的模塊，包括晶體管的柵極堆疊、源極/漏極結和源極/漏極金屬接觸。最先進的 DRAM 外圍設備：從基於 SiON 的柵極堆疊到高 k/金屬柵極直到 2018 年，DRAM 外圍晶體管主要採用平面邏輯 MOSFET 技術製造，其柵極爲多晶硅/二氧化硅 (poly-Si/SiO2 )或多晶硅/硅氧化物 (poly-Si/SiON) 柵極。爲了維持 DRAM 的每比特成本趨勢線，這些技術不如用於高性能邏輯的晶體管先進。然而，爲了跟上後續 DRAM 存儲器性能提升的步伐，外圍技術必須得到改進。最明顯的候選方案是轉向採用高 k/金屬柵極堆疊的平面晶體管架構——早在 2007 年，邏輯技術的量產就已發生轉變。自2007年左右以來，imec與其合作伙伴積極探索與DRAM兼容的高k/金屬柵極晶體管，並向存儲器行業提出了多種材料和集成方案。如今，幾乎所有內置DRAM存儲器的設備都採用了帶有高k/金屬柵極的平面外圍晶體管技術，imec已在該技術上領先超過15年。以下是對一些擬議的材料、模塊和集成方案的概述，這些方案的製造複雜性和性能水平各不相同。一、高k/金屬柵極集成：熱穩定的先柵極和後柵極集成流程imec演示的可能早期推廣的解決方案之一是基於“先柵極”集成方法，即在高溫源漏結活化退火之前沉積金屬柵極。nMOS 和 pMOS 的柵極堆疊可以通過使用不同的功函數金屬和層厚度（例如，n 型採用 TiN/Mg/TiN，p 型採用 TiN）分別進行優化。關鍵參數之一是獲得一箇有效功函數，該功函數對於 nMOS 來說足夠低，對於 pMOS 來說足夠高，以確保良好的 I on / I off比。研究人員通過摻雜柵極堆疊（p 和 nMOS 採用不同的摻雜劑）實現了這一目標，這使得閾值電壓得以改變。摻雜材料的選擇及其集成也爲改善柵極堆疊的熱穩定性和實現 DRAM 芯片所需的不同 V th提供了途徑。此外，通過採用比面向邏輯的解決方案更厚的柵極堆疊，滿足了 DRAM 對低柵極漏電的特定要求。圖 3 – 平面高 k/金屬柵極外圍晶體管的先柵極集成方法中關鍵製造步驟草圖imec還成功演示了一種熱性能改進的後柵極集成方法，也稱爲替代金屬柵極 (RMG) 流程。在後柵極流程中，會沉積一箇覆蓋多晶硅的虛擬柵極，並使其保持原位，直至進行結激活退火。之後，再用目標金屬柵極替換虛擬多晶硅。二、優化源極/漏極結源極/漏極結對於確保MOSFET晶體管的功能至關重要。它們是通過在源極/漏極區域創建摻雜梯度而形成的。隨着導電溝道長度的不斷縮短，超淺結對於確保溝道良好的靜電控制至關重要。然而，對於外圍晶體管， DRAM存儲器退火過程中的熱處理會引發不必要的摻雜擴散，需要更復雜的工藝流程來維持摻雜梯度。這個問題可以通過改變結注入方案來解決，例如使用預非晶化注入和結共注入。Imec展示了幾組優化的結，適用於各種閾值電壓目標。三、熱穩定的硅化物工藝所有晶體管面臨的一箇普遍挑戰是儘可能降低源極/漏極接觸電阻。源極/漏極接觸的形成是通過將金屬與源極/漏極區域接觸，在界面處形成肖特基勢壘。爲了確保低電阻，通常採用兩種技術：(1) 對源極/漏極區域進行重摻雜；(2) 對源極/漏極區域進行完全硅化——硅化物是通過接觸金屬與摻雜的硅發生反應形成的。然而，傳統上用於邏輯器件的 Ni(Pt) 硅化物無法承受與 DRAM 相關的退火溫度。Imec 提出了一種基於 NiPt 的熱穩定硅化物模塊，該模塊具有低接觸電阻，通過實施額外的注入和退火步驟來穩定硅化物。下一代：基於熱穩定 FinFET 的外圍平臺，可提高功率、性能和麪積汽車、人工智能和機器學習等應用對 DRAM 存儲器的要求越來越嚴格，從而推動了對更快、更可靠、更節能的外圍晶體管的需求。一種選擇是追溯“邏輯”的路徑，從平面高 k/金屬柵極晶體管轉向 FinFET。早在 2011 年，在研發工作清楚展示了鰭狀導電通道晶體管的卓越性能後，邏輯路線圖就進行了這一轉變：改進的 I on /I off、更好的短通道控制、在減小的佔用空間下更高的驅動電流（由於通道的有效寬度更大）和更低的功耗——同時控制成本。最重要的是，使用高層鰭片可以減少閾值電壓失配，這對 DRAM 感測放大器尤其有利。與平面版本一樣，DRAM 的特定要求不允許照搬爲常規邏輯開發的 FinFET 工藝流程。爲此，imec 開發了一箇基於 FinFET 的熱穩定外圍技術平臺，並集成了針對 DRAM 優化的模塊。業界已向其下一代 DRAM 產品提出了多種具有不同性能成本權衡的方案。一、熱穩定的先柵極和後柵極 FinFET 集成流程2021 年，imec 報告了首次實驗演示了一種用於 FinFET 的熱穩健集成流程，該流程使用優化的先柵極方法實現高 k/金屬柵極堆疊。與傳統的先柵極方法相比，改進的流程爲 n 型和 pMOS 實現了具有相同厚度和相同功函數金屬的柵極堆疊。然後將所謂的 V th移位器材料擴散到高 k 電介質中，以調整 n 型和 pMOS 器件的有效功函數。這種改進的先柵極方法降低了柵極不對稱性並提高了流程的熱穩定性。通過使用此流程，研究人員展示了相對於平面高 k/金屬柵極對應物改進的 I on /I off和短溝道控制。這些指標在DRAM 專用退火後沒有下降。還開發了具有更高鰭片（高達 80 納米）的工藝，並改善了閾值電壓失配和麪積增益。圖 4 – 高 k/金屬柵極鰭片製造示例。圖中顯示了 40nm、65nm 和 ~80nm 高鰭片的 TEM 橫截面先柵極集成方法的一箇缺點是閾值電壓相對較高，這源於結激活期間高溫退火對柵極堆疊的影響。這個問題可以通過後柵極（或RMG）集成方法來解決，但這種方法需要額外的工藝步驟。在2022年的IEDM上，imec展示了一種熱穩定的FinFET後柵極工藝流程。圖 5 – 針對熱穩定 FinFET 提出的後柵極工藝流程選擇相關工藝步驟優化的熱穩定後柵極 FinFET 流程，採用 Mo 基功函數金屬用於 pMOS後柵極流程的典型特徵是 nMOS 和 pMOS 器件使用不同的功函數金屬。在 2024 年的 VLSI 大會上，imec 展示了在 pMOS 中使用新型 Mo 基功函數金屬（而非傳統的 TiN 基方法）所帶來的性能優勢。新的柵極堆疊模塊已成功集成到後柵極 FinFET 流程中，並被證明具有熱穩定性。集成了 Mo 基 p 功函數金屬的 DRAM 兼容流程爲 pMOS 器件提供了足夠低的 Ioff電流和低閾值電壓 (0.12V)。FinFET 還以熱穩定的平面高 k/金屬柵極爲參考進行了基準測試，結果表明，在相同的 Si 佔用空間下，Ion （在目標 Ioff 時）高出三倍。這些結果使熱穩定的後柵極 FinFET 流程成爲10nm 以下 DRAM 外圍邏輯的寶貴候選方案。圖 6 – (左和中) 環形振盪器上鰭片的 STEM 圖像和 (右) 柵極上的元素映射 (EDS)，顯示了 Mo 基 p 功函數金屬堆棧的 CMOS 圖案化和良好的共形性熱穩定的鈮基金屬觸點，接觸電阻低在早期基於平面高k/金屬柵極的外圍晶體管研究中，imec的研究人員通過改善摻雜分佈和添加預非晶化注入來降低源漏接觸電阻。在2024年的IEDM上，imec引入了一種不同的方法：用Nb取代pMOS器件的傳統Ti接觸金屬。首次展示了基於Nb的接觸模塊的熱穩定性。此外，當集成到後柵極FinFET平臺時，還觀察到了卓越的性能：創紀錄的低接觸電阻、更低的總寄生電阻以及更高的Ion。圖 7 – DRAM 退火前後 Ti 基和 Nb 基接觸模塊（不同厚度）的接觸電阻率比較從長遠來看，我們設想將出現更多顛覆性的概念，以延續 DRAM 的微縮之路。其中之一就是在單獨的晶圓上構建外圍電路，並使用先進的晶圓鍵合技術將其與存儲器陣列集成。雖然這種方法需要額外的工藝步驟，但真正的好處是降低了對熱穩定性的要求，因爲外圍電路現在與存儲器陣列分開製造。https://www.imec-int.com/en/articles/technology-platform-thermally-stable-dram-peripheral-transistors半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4046期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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